在"从电信号里把数字信息提出来"这个环节,最优算法在理论上早已知道(最优检测器就是 MLSE)。今天真正难、真正拉开差距的,是在极低功耗下、于真实高速模拟前端上、可量产地把它做进一颗芯片。这决定了国产差距的落点,也是任何投资判断该盯的地方。
接收方向的信号链是这样的(发送方向镜像)。左半段把光变成电,是光子器件 + 高速模拟;右半段从电信号里把比特提出来,才是 DSP——我们复现的 FFE/DFE 就在这里面:
记住这个层级:"算法"是 DSP 的一个子块,DSP 是接收机的一个块,接收机是模块的一侧。我们复现的均衡算法,只占整条链里很薄的一层——这直接决定了下面所有结论。
给定已知的 ISI 和噪声统计,最优检测就是 MLSE(最大似然序列检测)——这是教科书结论。FFE、DFE、神经网络,全都是它在复杂度受限下的近似。所以"什么算法最优"在数学层面是关着的门。
增益量级为公开实测口径:非线性均衡较线性约 +2–3 dB;继续加抽头约 +0.7 dB(边际递减)。曲线为趋势示意,虚线为 MLSE 理论上限。
换句话说:线性信道的检测已经近最优、基本到顶;非线性/真实信道(IMDD 平方律 + 器件非线性)还留一点小空间给 Volterra/神经网络,但增益小、且越走越小。纯靠"再想个更聪明的算法"这条路,回报已经很薄。
既然 BER 这头快到顶,竞争就整体移到了功耗。AI 集群里光模块以百万计,每省 1 pJ/bit 都是真金白银;DSP 又占模块功耗近半。所以领先产品(如 博通 Sian2 200G/lane)的卖点是"低 BER + 更低功耗",不是"BER 又破纪录"。
量级示意:早期 DSP 数十–数百 pJ/bit → 当代先进节点个位数 → 目标 sub-pJ/bit。功耗、面积、时序都是硬件-架构问题。
而"把 MLSE 级的检测塞进这个功耗预算"是硬骨头:PAM4 下 MLSE 复杂度是 4ᴸ(L=信道记忆),50 Gbaud 以上功耗就吃不消。神经网络受宠,正是因为它复杂度≈线性于块长、几乎与记忆无关——本质是拿架构换功耗。
我们能从零复现公开算法:HDF5 读取、时钟获取、PRBS 对齐、FFE/DFE、独立段验证的整条软件链路,能在真实仪器波形(Keysight PRBS9Q,26.5625 Gbaud)上跑通。懂到能盘问一个芯片团队。
那条漂亮的 BER 级联,信道是我们自己设计、噪声是我们自己注的,接近自证。唯一的真实数据又太干净(不均衡就零错)。所以我们至今没在一条真实困难光信道上证明算法有效——这需要真实带标签的硬信道波形,是当前瓶颈。
下一步不是干等别人给数据:公开数据里凡是用标准 PRBS 的,发送序列可以自己重建(Keysight 那次就是),标签这关能自己过;真正要找的是"真实 + 够难 + 用了 PRBS"的波形。或用实测器件响应校准仿真,把"瞎编噪声"升级成"物理接地的假设"。
| 层 | 是不是难点 | 为什么 |
|---|---|---|
| 找更好的算法 | 不是 | 最优检测(MLSE)已知,线性近最优,非线性只剩边际增益 |
| 把近最优检测塞进功耗/时延预算 | 是 · 核心 | 4ᴸ 复杂度 + 200 Gbaud 皮秒时序 + 并行展开放大错误传播;硬件-架构协同 |
| 高速模拟前端 | 是 | ADC 有效位(100+ GSa/s)、TIA 带宽/线性、时钟抖动——前端毁掉的信息 DSP 救不回 |
| 可制造性 + 真实信道验证 | 是 | PVT 角落、良率、验证;非线性信道的"最优"不干净,只能在真实硬件/数据上证 |
架构是否合理;速率/接口是否自洽;宣称的 FEC、均衡、功耗有没有违反基本约束;团队论文/专利与背景。一个只能给出 Python/Matlab BER 曲线的团队,仍在早期研究阶段。
回片是否可用;pJ/bit 与良率;ADC/TIA 高速模拟指标;PVT 角落;模块厂送样/认证;真实成本;客户批量收入。这些公开渠道拿不到——纯软件够不着。
所以真正有价值的动作已经不在"再写算法",而在:拿到真实带标签的硬信道数据(去证算法),以及找产业内部信源核验硬件侧证据(去证芯片)。算法是这条链里最便宜、最公开、最不构成壁垒的一层。
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